一，單端邏輯電平匹配

單端邏輯電平的匹配是我們平時(shí)在硬件設(shè)計(jì)中最經(jīng)常碰到的，我們?cè)凇禩TL&CMOS電平》章節(jié)中已經(jīng)對(duì)TTL和COMS電平的匹配設(shè)計(jì)做了一些分析，一般3.3V LVTTL和LVCMOS是可以直接相互驅(qū)動(dòng)的。但是其它不同邏輯電平之間呢？舉個(gè)栗子，3.3V邏輯電平和1.8V邏輯電平之間呢？

【資料圖】

1，門(mén)電路電平匹配方案

如下圖所示，利用三極管/MOS管搭建不同電平之間的電路匹配；

如果輸入/輸出側(cè)接至CPLD/FPGA等邏輯器件的話，可以只用1個(gè)三極管/MOS管來(lái)實(shí)現(xiàn)電平的轉(zhuǎn)換，但是此時(shí)邏輯上是取“非”的關(guān)系，需要在CPLD/FPGA內(nèi)部再取“非”操作；一般電源模塊（DC-DC，LDO等）的PG或EN信號(hào)，如果沒(méi)有合適的電平時(shí)，適用這種電平轉(zhuǎn)換方式；由于三極管/MOS管的邏輯電平切換需要時(shí)間（開(kāi)關(guān)時(shí)間），所以信息傳遞的延時(shí)會(huì)比較大；

1, 三極管/MOS管本身切換時(shí)間比較慢（具體原因分析，請(qǐng)參考《三極管基礎(chǔ)》和《MOS管結(jié)構(gòu)和原理》相關(guān)章節(jié)）；

2, 三極管/MOS管在B/G極需要達(dá)到一定的電壓才能導(dǎo)通三極管/MOS管，而在此電壓之前三極管/MOS管不會(huì)有大動(dòng)作（開(kāi)關(guān)），會(huì)造成一定的延時(shí)。

對(duì)于較低速率信號(hào)，如上右圖所示UART數(shù)據(jù)傳輸，可以通過(guò)三極管來(lái)實(shí)現(xiàn)不同電平的匹配和防掛死；

——對(duì)于數(shù)據(jù)（非電平狀態(tài)）的傳輸，需要對(duì)三極管相關(guān)參數(shù)進(jìn)行設(shè)計(jì)，保證其在特定傳輸速率下能夠正常工作（信號(hào)邊沿時(shí)間，占空比，傳輸延時(shí)以及三極管/MOS管支持的最大開(kāi)關(guān)頻率等等）。

三極管/MOS管的開(kāi)啟電壓VBE/VGS(th) 大小，一般情況下SOT23封裝的三極管/MOS管極限開(kāi)啟電壓（最大值）可能在1V左右，所以如果是電壓在1.0V左右，采用該電平轉(zhuǎn)換方案存在一定的風(fēng)險(xiǎn)；如左上圖所示結(jié)構(gòu)，如果采用三極管/MOS管來(lái)作為電源是否OK的判斷，那么需要確定確定監(jiān)測(cè)門(mén)限，來(lái)確定對(duì)輸入電壓的分壓大??；

——舉個(gè)栗子，假如監(jiān)測(cè)2.5V電源是否OK，如果直接輸入至MOS管G極，其開(kāi)啟電壓：VGS(th)假設(shè)為1.0V，那么當(dāng)2.5V電源電壓上升至1.0V時(shí)，我們就認(rèn)為2.5V這路電源電壓OK了，這是有問(wèn)題的；需要對(duì)2.5V電源電壓進(jìn)行分壓，比如串聯(lián)1KΩ后再下拉1KΩ，進(jìn)行50%電源電壓的分壓，那么當(dāng)2.5V電源電壓上升為2.0V時(shí)我們才判斷其電源電壓OK。當(dāng)然這是一種粗略且方便的監(jiān)測(cè)設(shè)計(jì)。

2，邏輯器件電平匹配方案

如果規(guī)模較大的硬件電路，我們往往會(huì)CPLD來(lái)作單板的管理和信號(hào)匯聚功能（具體關(guān)于CPLD的設(shè)計(jì)及功能，后續(xù)在《硬件詳細(xì)設(shè)計(jì)流程-CPLD設(shè)計(jì)》中詳細(xì)描述）。我們知道CPLD的I/O管腳有很多個(gè)不同的Bank組成，而不同的Bank可以支持不同的供電電源。如下圖所示，為LatticeMachXO2系列CPLD支持的不同單端I/O電源電壓；其支持1.2V~3.3V的多種電平電壓，基本上可以涵蓋了一般硬件電路中所涉及到的電平。

那采用CPLD實(shí)現(xiàn)不同邏輯電平之間的轉(zhuǎn)換，舉個(gè)栗子（如下圖所示）：器件A是1.2V邏輯電平需要接到3.3V邏輯電平的器件B，設(shè)計(jì)CPLD的Bank0可以供1.2V而B(niǎo)ank1供3.3V，那么將器件A的信號(hào)接至CPLD的Bank0，而器件B的信號(hào)接至CPLD的Bank1；只要在CPLD邏輯內(nèi)部將器件A和器件B的信號(hào)線連在一起，就完美地實(shí)現(xiàn)了電平轉(zhuǎn)換。但在實(shí)際硬件設(shè)計(jì)上有這么完美么？（完美只存在于“理念世界”）

CPLD有VCC和VCCIO兩種電源，VCC電源（Core 電源）和VCCIO電源是否有什么關(guān)系呢？

1, VCC電源電壓要求與VCCIO不一樣，如下圖所示（Lattice MachXO2系列CPLD支持的Core 電壓），core電源電壓與VCCIO電源電壓本質(zhì)上是兩種不同的電源需求；所以兩者可以合用也可以分開(kāi)來(lái)提供，看怎樣簡(jiǎn)單；

2, CPLD器件本身的上電時(shí)序，一般會(huì)要求VCC要先于或同時(shí)于VCCIO上電（后續(xù)《硬件詳細(xì)設(shè)計(jì)：?jiǎn)伟咫娫捶治觥吩敿?xì)介紹），否則可能會(huì)導(dǎo)致漏電，即VCCIO漏向VCC。

當(dāng)單板中有多個(gè)器件使用了同樣的電壓，但那些器件由于上電時(shí)序的控制要求（或則布局要求，電源本身特殊需求等等），不能同時(shí)上電；那么CPLD的VCCIO電源要如何設(shè)置呢？

——舉個(gè)栗子，器件A的I/O電源電壓是+1.2V，器件B的I/O電源電壓也是+1.2V，但是器件A的I/O電源電壓要早于器件B上電，那么CPLD的VCCIO電源要選哪個(gè)呢？

1, 建議CPLD的VCCIO電源選擇最早的那路，因?yàn)橐恍┬盘?hào)（舉個(gè)栗子：復(fù)位、時(shí)鐘等）需要器件上電時(shí)就要有明確的狀態(tài)輸入，如果CPLD的VCCIO電源較遲上電，那么會(huì)導(dǎo)致器件上電和CPLD 的VCCIO上電間隙的狀態(tài)不確定；

2, CPLD的VCCIO電源早于器件的I/O電源上電，那么在器件的I/O電源還未上電時(shí)，CPLD輸出的信號(hào)線上就有高電平輸出到器件I/O管腳上，那么會(huì)導(dǎo)致電源電流的倒灌，并產(chǎn)生漏電壓；

——舉個(gè)栗子，如下圖所示：P3V3_COM電源先于P3V3_IO上電，當(dāng)在上電時(shí)序間隙，P3V3_COM電源會(huì)沿著輸入管腳，通過(guò)防護(hù)二極管漏導(dǎo)P3V3_IO，使得P3V3_IO電源電壓抬升；但電源電壓被抬升就一定不允許么？1，如果器件資料中明確漏電壓必須小于的電壓值，那么必須嚴(yán)格執(zhí)行；因?yàn)槠骷坏┍O(jiān)測(cè)到該路電源超過(guò)了某電壓值，就表示開(kāi)啟了Power On 流程，但實(shí)際上漏電流無(wú)法支持器件正常工作所需的電流，會(huì)導(dǎo)致器件異常（可能需要完全下電后才能恢復(fù)）；2，如果器件資料未明確規(guī)定漏電壓的大小，建議漏電壓小于0.5V。

我們已經(jīng)明確了CPLD選擇的VCCIO電源要早或同時(shí)于其它器件的上電時(shí)序，但是也會(huì)引入漏電壓的問(wèn)題，那如何來(lái)解決？

1, 與CPLD相連的信號(hào)線上拉電源，均使用器件側(cè)I/O電源電壓（而不是CPLD的VCCIO電源），這樣避免了由于上拉電源導(dǎo)致的漏電流（如上圖所示）；

2, CPLD監(jiān)測(cè)單板各路電源的上電狀態(tài)，

（1）對(duì)于CPLD輸出管腳：在監(jiān)測(cè)到對(duì)接器件I/O電源上電之前，輸出保持高阻態(tài)，在監(jiān)測(cè)到對(duì)接器件I/O電源OK后，輸出正常邏輯狀態(tài)；

（2）對(duì)于CPLD輸入管腳：保持輸入狀態(tài)，在監(jiān)測(cè)到對(duì)接器件I/O電源上電之前，不對(duì)輸入信號(hào)做響應(yīng)。

3, 特殊信號(hào)，舉個(gè)栗子：復(fù)位信號(hào)；器件要求上電之前需要保持低電平，而如果信號(hào)外接是通過(guò)電阻上拉，則需要特殊處理，以保持滿足器件的要求。

——對(duì)不同的信號(hào)做不同的處理：由具體的器件、硬件系統(tǒng)以及應(yīng)用需求所決定，并非有一個(gè)絕對(duì)的標(biāo)準(zhǔn)可遵循；所以做硬件設(shè)計(jì)之前，首先需要明確的是產(chǎn)品應(yīng)用需求，然后分解系統(tǒng)需求，再是硬件需求，然后才是選擇器件，制定硬件設(shè)計(jì)方案，我們所設(shè)計(jì)的每個(gè)器件、每條走線都是從上述需求中分解下來(lái)了的，可以進(jìn)行驗(yàn)證和解釋的。

解決了上述漏電壓的問(wèn)題后，CPLD方案也并非是一個(gè)萬(wàn)能的解決方案；如下圖所示，CPLD內(nèi)部的傳輸延時(shí)會(huì)比較大（typ：7ns左右），一般情況下7ns的延時(shí)是不會(huì)產(chǎn)生影響的，但是對(duì)于較高速的總線傳輸來(lái)說(shuō)就會(huì)有問(wèn)題了；此時(shí)最好采用專用電平轉(zhuǎn)換器件（延時(shí)：百ps級(jí)別）。

——舉個(gè)栗子：50MHz的SPI總線通過(guò)CPLD進(jìn)行電平轉(zhuǎn)換（3.3V—>1.8V），此時(shí)的讀時(shí)序就會(huì)受到非常大的影響，導(dǎo)致讀失?。P(guān)于SPI總線的讀時(shí)序，后續(xù)《總線設(shè)計(jì)基礎(chǔ)》詳細(xì)分析）。

采用CPLD實(shí)現(xiàn)電平轉(zhuǎn)換的設(shè)計(jì)，雖然整體看起來(lái)有點(diǎn)復(fù)雜，但這是系統(tǒng)性解決整板電平匹配最簡(jiǎn)潔、方便的方案。同時(shí)，CPLD由于較好的過(guò)沖防護(hù)設(shè)計(jì)，以及輸出驅(qū)動(dòng)可調(diào)等特性，所以在很多應(yīng)用場(chǎng)合可以省去源端匹配電阻設(shè)計(jì)，進(jìn)一步簡(jiǎn)化單板硬件設(shè)計(jì)。如下圖所示。

3，專用器件電平匹配方案

這類器件非常多，有4路、8路、16路等驅(qū)動(dòng)器（舉個(gè)栗子：74LVX4245MTCX，SN74LVC16T245等等），只要在對(duì)應(yīng)端口的Vcc電源管腳接上對(duì)應(yīng)的電源電壓即可實(shí)現(xiàn)電平轉(zhuǎn)換；其延時(shí)小，無(wú)需考慮漏電電壓的問(wèn)題，對(duì)于簡(jiǎn)單小數(shù)量信號(hào)線的電平轉(zhuǎn)換是非常好的選擇。

除此之外，我們還經(jīng)常會(huì)用到IIC（OD，雙向）的電平轉(zhuǎn)換器件，這類雙向數(shù)據(jù)傳輸?shù)碾娖睫D(zhuǎn)換，如果采用CPLD，實(shí)現(xiàn)起來(lái)需要比較復(fù)雜的邏輯（需識(shí)別讀、寫(xiě)操作），所以使用專用電平轉(zhuǎn)換器件會(huì)方便很多，舉個(gè)栗子：PCA9517等。

另外，還有一類是自動(dòng)識(shí)別方向的雙向電平轉(zhuǎn)換器件，這類器件無(wú)需進(jìn)行方向控制，可以自動(dòng)識(shí)別并進(jìn)行驅(qū)動(dòng)，舉個(gè)栗子：TXS0108EPWR等；其好處是使用方便，缺點(diǎn)是如果信號(hào)質(zhì)量設(shè)計(jì)有問(wèn)題（不匹配導(dǎo)致過(guò)沖），會(huì)使得器件的方向識(shí)別錯(cuò)誤，導(dǎo)致產(chǎn)生信號(hào)振蕩。

專用器件來(lái)實(shí)現(xiàn)電平的轉(zhuǎn)換，對(duì)于局部電路來(lái)說(shuō)更加簡(jiǎn)單、方便，也是平時(shí)硬件設(shè)計(jì)中最常用的方法，適合兩個(gè)器件之間的多個(gè)信號(hào)的電平轉(zhuǎn)換；如果一個(gè)電平轉(zhuǎn)換器件對(duì)應(yīng)多個(gè)器件之間的互連，或需要大量使用電平轉(zhuǎn)換器件，那樣會(huì)導(dǎo)致單板面積和器件成本的增加；可以考慮CPLD。

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